Каждый из этих групп может быть последовательного и параллельного типа.
Сложение чисел в последовательных сумматорах осуществляется поразрядно последовательно во времени. В сумматорах параллельного типа сложение всех разрядов многоразрядных чисел происходит одновременно.
Как последовательные, так и параллельные сумматоры строятся на основе одноразрядных суммирующих схем. Сумматоры, выполненные в виде самостоятельных микросхем, являются комбинационными.
HS
А
В
S
P
Полусумматор имеет 2 входа и 2 выхода. Используется для суммирования младших разрядов, т.к. не имеет выхода для переноса.
=1
&
А
В
S=A⊕B
P=AB
SM
Ai
Bi
Pi
S
P
=1
=1
&
&
Ai
Bi
Pi-1
Ai ⊕Bi
Ai ∙Bi
Si
Pi-1∙(Ai ⊕Bi)
Pi=Ai∙BiVPi-1∙(Ai ⊕Bi)
Состоит из двух полусумматоров: 1-й служит для сложения двух чисел, принадлежащих одному разряду, 2-й складывает промежуточную сумму с переносом. Входы можно менять местами.
Последовательный сумматор.
SM
Ai
Bi
Pi-1
S
P
При последовательном вводе используется один полусумматор с дополнительной цепью задержки. Оба слагаемых в последовательном коде подаются на снимаются тоже в последовательном. Цепь задержки обеспечивает хранение импульса переноса на время одного такта, т.е. до прихода пары следующего разряда, с которым он будет просуммирован. Задержку обеспечивает D-триггер. Для хранения и ввода слагаемых А и В, а также для преобразования параллельного кода в последовательный и наоборот применяют регистр сдвига.
Достоинства: малые аппаратные затраты.
Недостатки: низкое быстродействие.
Разработаны схемы более быстродействующих сумматоров, например:
1) n-разрядный параллельный сумматор с последовательным переносом. Быстродействие его ограничено задержкой переноса, т.к. формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса младшего разряда не распространится последовательно по всей системе.
2) n-разрядный параллельный сумматор с параллельным переносом с использованием специальных узлов блоков сквозного переноса.
Сумматоры ТТЛ.
A1
A2
A3
A4
B1
B2
B3
B4
Po
SM
S
S
P1
Предназначен для построения многоразрядных схем сложения и вычитания с параллельной обработкой входной информации и последовательной передачей сигналов переноса. Для каждого слагаемого А и В имеется по 4 входа.
Элементы входной логики объединены цепью монтажное &, поэтому сигналы на входы А3 и В3 должны поступать с устройств с открытыми коллекторами.
Благодаря усложненной входной логике, сумматор обладает большими функциональными возможностями. Многоразрядные сумматоры и вычитатели на его основе организуются без дополнительных элементов и могут работать в положительной и отрицательной логике. Удобен для схем с последовательным суммированием. Прямые и инверсные входы принадлежащие каждому из слагаемых одновременно не используются. Когда в работе А1, А2, В1, В2 на А3, А4, В3, В4 подаем высокий уровень. При использовании в качестве рабочих А3, А4, В3, В4 на остальные подаем «0».
Входы
Выходы
Ро
А
В
S
ИМ2 – двухразрядный полный сумматор. ИМ3 – четырехразрядный полный сумматор.
SM
Po
A1
B1
A2
B2
S1
S2
P2
SM
Po
A1
B1
A2
B2
A3
B3
A4
B4
S1
S2
S3
S4
P4
ИМ3
ИМ2
Действие основано на параллельном суммировании данных в разных разрядах при последовательном переносе из разряда в разряд. Вход переноса оставлять открытым нельзя.
Чтобы сделать из сумматора вычитатель нужно инвертировать одно из слагаемых.
SM
Po
A1
B1
A2
B2
A3
B3
A4
B4
S1
S2
S3
S4
P4
Сумматор-вычитатель (сложение , вычитание )
1
SM
Po
A1
B1
A2
B2
A3
B3
A4
B4
S1
S2
S3
S4
P4
=1
=1
=1
=1
Элемент суммирование по модулю два может работать как повторитель и как инвертор
=1
(0, 1)
(0, 1)
=1
(0, 1)
(1, 0)
повторитель
инвертор
Умножитель
SM
A1
B1
A2
B2
A3
B3
A4
B4
Po
S1
S2
S3
S4
P4
&
&
&
&
А1
А2
А3
А4
В2
&
&
&
&
А1
А2
А3
А4
В1
SM
A1
B1
A2
B2
A3
B3
A4
B4
Po
S1
S2
S3
S4
P4
&
&
&
&
А1
А2
А3
А4
В3
М1
М2
М3
М4
М5
М6
М7
Для умножения, в т.ч. чисел большей разрядности могут использоваться специальные микросхемы умножители.
Деление аппаратными средствами сложнее других арифметических действий. Часто применяют методы основанные на последовательном вычитании делимого из делителя с помощью вычитателя.
М5 – 2 одноразрядных двоичных полусумматора.
ИМ6 – 4х-разрядный полусумматор с ускоренным переносом.
М – управляющие входы
(1 – суммирование
0 – вычитание)
.
Таймеры. Однотактный и многотактный таймеры. Мультивибраторы на однотактном таймере. Мультивибраторы на однотактном таймере, с регулируемыми длительностями импульсов и пауз, с регулируемой скважностью
Однотактный таймер.
R
S
Qn+1
Qn
n/0
ВЫХ
Rд2
S
R
T
S1
∞
R1
Rд1
Сt
Uвых DA
DA
DP
ЗАП
S2
В исходном состоянии S1 замкнуть, на выходе низкий уровень, Ct разряжен,
UA > UB, следовательно UC=0.
При подаче запускающего импульса произвольной длительности (пропорционально * ≈1) на S вход триггера, он переходит в состояние высокого уровня и размыкает S1.Ct начинает заряжаться, как только UCt=UB, хоть немного превысит UA, на выходе DA и соответственно R входе DD1 появится высокий уровень, который перебросит последний в низкий уровень, S1 замкнется, разряжая Ct, и схема вернётся в исходное состояние, которое сохраняется до следующего импульса. С помощью S2 можно осуществлять аварийное отключение таймера во время формировании или выходного импульса.
Длительность импульса определяется величиной UA (а значит отношением R1/R2) и постоянной времени RCt/
Длительность запускающего импульса должна быть меньше формирующего импульса с целью исключения появления на входах DD запрещающих комбинаций.
Для временных интервалов от 1 мс до 1 ч могут быть использованы одноконтурные таймеры, для больших временных интервалов- многоканальные.
В исходном состоянии S1 замкнута, разрежено, DA=0, =0- таймер в режиме ожидания. При подаче на вход запуска импульса DD переброс в единичное состояние. из 0 переходит в 1. S1 размыкается через . Как только достигнет , на выходе DA появится единица. ( уже =0), DD перебрасывается в нулевое состояние и замыкает S1, который размежает и переводит схему в режим ожидания.
, вычитание 
)
* 
≈1) на S вход триггера, он переходит в состояние высокого уровня и размыкает S1.Ct начинает заряжаться, как только UCt=UB, хоть немного превысит UA, на выходе DA и соответственно R входе DD1 появится высокий уровень, который перебросит последний в низкий уровень, S1 замкнется, разряжая Ct, и схема вернётся в исходное состояние, которое сохраняется до следующего импульса. С помощью S2 можно осуществлять аварийное отключение таймера во время формировании или выходного импульса.
DA=0, 
=0- таймер в режиме ожидания. При подаче на вход запуска импульса DD переброс в единичное состояние. 
достигнет 
, на выходе DA появится единица. ( 
и переводит схему в режим ожидания.