МУЛЬТИПЛЕКСОРЫ И ДЕМУЛЬТИПЛЕКСОРЫ

Схемотехника эвм

Учебное пособие

Часть 2

Научный редактор доц., канд. техн. наук И. В. Хмелевский

Екатеринбург

УГТУ–УПИ

СОДЕРЖАНИЕ

8. РЕГИСТРЫ... 112

8.1. Назначение и классификация регистров.. 112

8.2. Регистры памяти.. 112

8.3. Буферы данных. 116

8.4. Регистры сдвига. 119

9. МУЛЬТИПЛЕКСОРЫ И ДЕМУЛЬТИПЛЕКСОРЫ... 124

9.1. Общие сведения. 124

9.2. Мультиплексоры... 124

9.3. Демультиплексоры... 129

10. ШИФРАТОРЫ И ДЕШИФРАТОРЫ... 131

10.1. Шифраторы... 131

10.2. Дешифраторы... 136

11. АРИФМЕТИЧЕСКИЕ УСТРОЙСТВА.. 142

11.1. Сумматоры... 142

11.2. Инкрементор.. 147

11.3. Вычитатели (субтракторы) 147

11.4. Компараторы... 149

11.5. Арифметико-логические устройства. 157

12. ИМПУЛЬСНЫЕ УСТРОЙСТВА НА ИМС.. 160

12.1. Формирователи импульсов.. 160

12.2. Схемы нормализации импульсов.. 160

12.3. Схемы укорачивания импульсов.. 162

12.4. Схемы задержки импульса. 165

12.5. Одновибраторы... 166

12.6. Генераторы тактовой частоты... 168

13. ЗАПОМИНАЮЩИЕ УСТРОЙСТВА.. 171

13.1. Общие характеристики устройств.. 171

13.2. Запоминающие элементы постоянных ЗУ.. 173

13.3. Оперативные запоминающие устройства. 175

13.3.1. Динамические ЗУ.. 175

13.3.2. Статические ЗУ.. 176

14. АНАЛОГО-ЦИФРОВЫЕ И ЦИФРО-АНАЛОГОВЫЕ.. 178

ПРЕОБРАЗОВАТЕЛИ.. 178

14.1. Общие сведения. 178

14.2. Цифро-аналоговые преобразователи.. 178

14.3. Аналого-цифровые преобразователи.. 182

14.3.1. Характеристики и параметры АЦП.. 183

14.3.2. АЦП последовательного счета. 184

14.3.3. Параллельный АЦП.. 188

14.3.4. Сигма-дельта АЦП.. 190

ЗАКЛЮЧЕНИЕ.. 193

БИБЛИОГРАФИЧЕСКИЙ СПИСОК. 194

ПРИЛОЖЕНИЕ 1. 195

ПРИЛОЖЕНИЕ 2. 200

8. РЕГИСТРЫ

Назначение и классификация регистров

Регистром называется типовой функциональный узел компьютера, предназначенный для приема, временного хранения, преобразования и выдачи многоразрядных двоичных слов. Регистры наряду со счетчиками и запоминающими устройствами являются наиболее распространенными последовательностными устройствами цифровой техники. Регистры обладают большими функциональными возможностями. Они используются в качестве управляющих и запоминающих устройств, генераторов и преобразователей кодов, счетчиков, делителей частоты, узлов временной задержки.

Элементами структуры регистров являются синхронные триггеры D-типа либо RS- (JK)-типа с динамическим или статическим управлением.

Один триггер – это простейший одноразрядный регистр (RG). В многоразрядных регистрах используют наборы или цепочки триггеров. В отличие от счетчиков регистры не имеют внутренних запрещающих обратных связей. Понятие "весовой коэффициент" к разрядам регистра, в отличие от счетчика, применимо не всегда. Однако, обозначение и нумерация входов и выходов аналогично счетчикам. Информационные входы обозначаются D₁,D₂, D₃…(D₀,D₁, D₂…), а выходы – Q₁, Q₂, Q₃…(Q₀, Q₁, Q₂ …).

В наиболее общем случае регистры можно классифицировать по следующим признакам:

· По функциональным свойствам регистры делятся на накопительные (регистры памяти, хранения) и сдвигающие.

· По способу ввода/вывода информации регистры разделяются на параллельные, последовательные и комбинированные (параллельно-последовательные и последовательно-параллельные).

· По направлению передачи (сдвига) информации – однонаправленные и реверсивные.

· По способу управления записью регистры делятся на асинхронные и синхронные.

· По числу тактов для записи слова – одно-, двух- и многотактные.

· По числу линий для представления значения одного разряда слова (бита) – однофазные и парафазные; при однофазном представлении информации значение каждого разряда слова передается по одной линии связи (прямое или инверсное значение), а при парафазном – по двум линиям (одновременно передается прямое и инверсное значение разряда).

Регистры памяти

Регистры памяти – простейший вид регистров – хранят двоичную информацию. Это набор синхронных триггеров, каждый из которых хранит один разряд двоичного числа. Если регистр построен на триггерах-защелках, то такой регистр называют регистром-защелкой. Схема такого регистра представлена на рис. 8.1.

Типовыми внешними связями регистра являются информационные входы D_i, вход сигнала записи С (или загрузки синхронизации), вход гашения (установки в 0) R, выходы триггеров Q_i, разрешение выхода (чтения) RE, разрешение приема информации (записи) WE. Возможны другие обозначение информационных и управляющих входов и выходов. Условное изображение регистра показано на рис. 8.2.

Рис. 8.1. Регистр памяти

Изображение по варианту а используется, когда нужно показать каждый вход и выход данных. Если же тракт данных рассматривается как единое, укрупненное понятие – шина данных, то используется обозначение, показанное на рис. 8.2, б.

а б

Рис. 8.2. Условное изображение регистра: а – с раздельными линиями по разрядам; б – с информационными линиями в виде шины

Часто регистры дополняются элементами отключения выходных шин. Тогда микросхема имеет дополнительный вход перевода в третье состояние EZ. Ввод (запись) и вывод (считывание) производится одновременно во всех разрядах при наличии разрешения WE или RE.

С приходом очередного тактового импульса происходит обновление информации. Считывание информации может осуществляться в однофазном виде в прямом или обратном коде (с выходов ) или в парафазном виде.

В качестве подобных регистров могут быть использованы без дополнительных элементов многие синхронные триггеры: К155ТМ5, ТМ7, ТМ8, 564ТМ3, 555ТМ8 и др.

Наращивание разрядности регистра достигается добавлением нужного числа триггеров, тактовые входы которых присоединяют к линии синхронизации.

На рис. 8.3 представлен регистр К155ИР15 – регистр с тремя состояниями. Здесь D1 – D4 – информационные входы, С – синхронизирующий вход. Запись осуществляется по фронту 0,1 ( ), Q₁ – Q₄ – прямые выходы, Е₁, Е₂ – разрешающие входы. Запись возможна при Е₁ = Е₂ = 0 (если на одном из входов Е логическая 1, то это режим хранения информации). Входы ЕZ₁,EZ₂ – перевод в 3-е состояние, R – установка в 0 (высоким уровнем): с приходом 1 на вход R все триггеры устанавливаются в 0. При вводе информации на входах Е₁, Е₂ и R должен быть 0. Если на EZ (любом) логическая 1 – выходы отключаются. Более подробные сведения о режимах работы микросхемы можно посмотреть, например, в [12, 13].

Рис. 8.3. Цоколевка регистра К155ИР15

Выпускаемые промышленностью регистры иногда объединяют на кристалле микросхемы с другими узлами, в паре с которыми регистры часто используются в схемах цифровой аппаратуры. Пример такого комплексного узла – микросхема многорежимного буферного регистра К589ИР12. Условное обозначение и структура регистра представлены на рис. 8.4. Микросхема состоит из восьми информационных D-триггеров, восьми выходных буферных устройств с тремя состояниями, отдельного D-триггера для формирования запросов на прерывание и гибкой схемы управления режимами работы регистра.

а б

Рис. 8.4. Условное обозначение (а) и функциональная схема (б) регистра ИР12

Микросхема имеет 24 вывода, из которых шестнадцать служат для ввода входных данных – DI1-DI8 и вывода выходных данных – DO1 - DO8.

Управляющие сигналы: MD – выбор режима; CS1, CS2 – сигналы выбора кристалла; С – стробирующий сигнал; R – очистка (сброс); INT – сигнал прерывания, выдаваемый микропроцессору.

Запись информации в регистр обеспечивается одной из следующих комбинаций управляющих сигналов: CS1∙CS2∙MD v C∙MD, где CS1, CS2 – входы выборки кристалла; когда CS1=0 и CS2=1, регистр выбирается; C – вход для подачи стробирующего сигнала при записи; MD – вход выбора режима, используется для определения тактирующего сигнала на входе С триггеров регистра (CS1∙CS2 при MD=1 или C при MD=0) и для управления состоянием выходного буфера.

Чтение информации с регистра осуществляется одной из двух комбинаций входных сигналов: CS1, CS2 v MD. Формирование сигнала прерывания INT возможно при записи или чтении информации с регистра: CS1∙CS2 v C. Сброс запроса прерывания INT осуществляется сигналом очистки регистра R=0, или при CS1∙CS2=1 триггер прерывания устанавливается в 1.

Часто регистры объединяются в блоки регистровой памяти – регистровые файлы. Такие микросхемы, могут быть объединены с входным дешифратором, позволяющим принимать входные данные в соответствующий регистр, выбираемый сигналами на адресных входах микросхемы. Объединяют регистры и с выходным мультиплексором MS, позволяющим выбирать содержимое соответствующего регистра. Пример схемы такого устройства представлен на рис. 8.5.

Рис. 8.5. Схема регистра общего назначения

Входы D_i четырёх регистров подключены к общей входной шине данных DIN. Вход загрузки требуемого регистра выбирается дешифратором записи DCW на основании поступающего на вход DCW адреса записи WA (write address), т. е. кода номера загружаемого регистра. Запись данных, присутствующих на шине DIN, происходит по сигналу разрешения записи WE (write enable).

Выходы регистров мультиплексором MS подключаются к выходной шине DOUT (data out). Номер регистра, с которого происходит чтение, определяет код адреса чтения RA (read address). Выдачу данных в шину DOUT разрешает сигнал RE (read enable).

Поскольку дешифрация адреса записи и адреса чтения производится независимыми узлами (WA и RA), регистровая память может одновременно записывать данные в один регистр и читать из другого.

Описанная структура использована в микросхеме 155РП1. Аналогичные, но более развитые структуры имеют регистровые памяти ИР11 и ИР12 серий К561 и К564, ИР26 155 серии и др.

Микросхемы регистровой памяти легко наращиваются по разрядности и допускают наращивание по числу регистров. Они разработаны для построения блоков регистров общего назначения (РОН) и других специализированных блоков памяти небольшого объема, предназначенных для временного хранения исходных данных и промежуточных результатов в цифровом устройстве.

Для памяти с большим числом регистров часто используют один дешифратор адреса и при записи и при чтении. Такую память называют памятью с произвольным доступом (по ЕСКД это RAM) – ОЗУ. В таких устройствах и ввод, и вывод данных часто осуществляется через одни и те же выводы корпуса микросхемы за счёт использования элементов с тремя состояниями. Пример реализации двунаправленной шины управления рассмотрен ранее (см. рис. 3.35, а). Здесь при наличии на входе Z сигнала низкого уровня (0) информация передается слева направо, при наличии высокого уровня – справа налево.

Микросхемы ОЗУ малой ёмкости есть в составе распространённых серий. Они имеют входы адреса (А_i), данных (D_i), режима W/R, выходы данных Q_i, вход разрешения Е (BM, BK, CS – выбор кристалла).

Примеры микросхем ОЗУ:

155РУ2 – 16*4 (16 слов по 4 разряда);

155РУ5 – 256*1;

564РУ2 – 256*1.

Это статические ОЗУ. Они более быстродействующие, чем динамические.

Буферы данных

Кроме РОН в цифровых устройствах используют буферы данных, которые строят на основе регистровой памяти.

В буфер записывают несколько слов по очереди (последовательно слово за словом). Для организации обычной очередности служит буфер типа “очередь”, или FIFO (first in – first out) первый вошел – первый вышел. Необходимость в таком буфере возникает, когда приемное устройство не успевает обрабатывать данные, которые поступают нерегулярно и иногда очень быстро. Если потери информации недопустимы, то между источником и приемником включается буфер FIFO, в котором хранится очередь слов, ожидающих обработки.

Можно представить набор регистров в виде кольца (рис. 8.6). Часть регистров занята очередью, остальные – резерв.

Рис. 8.6. Диаграмма использования адресов регистра

Адрес записи при постановке в очередь задается счетчиком хвоста СТ_хв (рис. 8.7). По сигналу “поставить в очередь” на входе WE (разрешение записи – write enable) записываются данные с шины DI в тот регистр, номер которого хранится в счетчике хвоста очереди СТ_хв. Разрешение записи на соответствующий регистр поступает через дешифратор DCW. По срезу сигнала “поставить в очередь” выходной код счетчика хвоста увеличивается на 1, подготавливая адрес записи для очередного сигнала поставить в очередь. При поступлении сигнала извлечь из очереди на выходной шине D0 появляется слово, хранящееся в том регистре памяти, номер которого задан кодом счетчика головы очереди СТ_ГОЛ. По срезу сигнала выходной код счетчика увеличивается на 1,

Рис. 8.7. Структура буферного регистра типа “очередь“

подготовив для выдачи следующее слово, стоящее теперь первым в очереди.

Переполнение счетчика хвоста очереди осложнений не вызовет, т. к. после максимально возможного кода счетчика все единицы в нем автоматически появится код все нули. Очередь в своем кольце просто переползет через нулевую отметку счетчика. Так же со временем переползет и “голова”. В процессе нормальной работы очередь двигается в кольце значений адресов по часовой стрелке, хвостом вперед, удлиняясь или укорачиваясь в соответствии с флуктуациями активности передатчика. Перед началом работы оба счетчика сбрасываются в нуль.

Однако могут возникнуть две особых ситуации, о которых буфер должен сигнализировать: первая – буфер полон, тогда в него нельзя больше записывать и нужно приостановить передатчик; вторая – буфер пуст, тогда из него нельзя брать данные, и нужно приостановить приемник. Обе ситуации возникают при равенстве показаний обоих счетчиков (головы и хвоста).

Этот признак выявляет компаратор. Если коды на выходе счетчиков стали равны после очередного извлечения из очереди, то очередь иссякла и буфер пуст. Если они стали равны после очередной постановки в очередь, то буфер полон. Характер последнего обращения к буферу запоминается в RS-триггере. Сигналы, информирующие устройство управления об особых состояниях буфера, получаются как конъюнкция того или иного состояния триггера и признака равенства показаний счетчиков головы и хвоста.

Другим, часто используемым буфером, является буфер типа “магазин”, или стек (stack), или буфер LIFO (last in – first out) – последний вошедший первым выходит. Один из вариантов реализации буфера представлен на рис. 8.8. В отличие от нормальной очереди здесь в качестве первого кандидата на обслуживание выбирается то слово, которое встало в очередь последним. Стековые структуры данных возникают в цифровых устройствах, когда процесс выполнения менее срочного задания прерывается более срочным и все данные, связанные с прерванной работой, засылаются на временное хранение в буфер типа “магазин”. Выполнение срочного задания может быть прервано поступлением сверхсрочного и т. д.

Рис. 8.8. Схема буферного регистра типа “магазин”

Основу буферного регистра “магазин” также составляют набор регистров памяти и счетчик адреса. В отличие от буфера “очередь” здесь счетчик должен быть реверсивным. Он должен уметь прибавлять 1 при поступлении команды “Заслать в стек (push)” и вычитать 1 при команде “Извлечь из стека (pop)”. Диаграмма использования адресов (рис. 8.9) показывает, что адрес, по которому производится засылка очередного слова в стек, всегда на единицу больше адреса регистра, из которого читается слово.

Рис. 8.9. Диаграмма использования адресов буферного регистра “магазин”

Последовательность операций в регистровой памяти при записи и считывании информации в простейшем случае следующая.

При поступлении команды «Заслать в стек» происходит запись информации в регистр, на адрес которого указывает содержимое счётчика СТ. После этого происходит увеличение содержимого счётчика (адреса регистра) на 1.

При поступлении команды «Извлечь из стека» содержимое счётчика (адрес регистра) уменьшается на 1. После этого происходит извлечение информации из регистра, на адрес которого указывает содержимое счётчика СТ (новый адрес регистра).

Буферный регистр “магазин”, как и буфер типа “очередь”, также имеет два особых состояния: «буфер полон» и «буфер пуст». Эти состояния обнаруживаются по содержимому реверсивного счётчика СТ. Состоянию «буфер полон» соответствует содержимое счётчика 111…1, которое индицируется элементом И. При этом, запись в буфер запрещена. Состоянию «буфер пуст» соответствует содержимое счётчика 000…0, которое индицируется элементом НЕ-И. При этом считывание из буфера запрещено.

Рассмотренный вариант аппаратной реализации регистра типа “магазин” не является единственным. Можно использовать другие виды памяти. Например, буфер типа “магазин” может быть реализован на основе сдвигающих регистров. Выбор варианта делается на основе оценки получаемых временных параметров и аппаратурных затрат.

Регистры сдвига

В рассмотренных регистрах не предусмотрена возможность сдвига информации, поэтому ввод и вывод “слова” в них осуществляется только в параллельном коде. Необходимо отметить также, что при выводе информации состояние триггеров не меняется. Следовательно, считывание слова из регистра может производиться многократно без разрушения информации.

Чтобы иметь возможность осуществлять сдвиг информации, применяют сдвигающие регистры. Схема сдвигающего регистра на D-триггерах приведена на рис. 8.10.

а б

Рис. 8.10. Функциональная схема (а) и условное обозначение

(б) сдвигового регистра

Регистр состоит из цепочки триггеров. Пусть ТТ₀ – триггер младшего разряда, ТТ₃ – триггер старшего. D-вход каждого триггера (кроме ТТ₀) подключен к выходу соседнего (младшего) триггера. Когда на все объединенные С-входы триггеров поступает активный отрицательный фронт (спад) сигнала “сдвиг”, выход каждого триггера принимает состояние своего младшего соседа. Таким образом, информация, содержащаяся в регистре, сдвигается на один разряд в сторону старших триггеров, вправо. Выход D триггера ТТ₀ принимает при этом состояние последовательного входа DS. Регистр загружается данными, последовательно поступающими по этому входу. Считывать данные, хранимые в RG, можно как в последовательном коде с выхода последнего разряда, так и в параллельном, сразу со всех разрядов.

Сдвиг может производиться как влево, так и вправо.

Далее рассмотрим кольцевые счетчики, которые строятся на базе сдвигающих регистров, а затем вернемся к конкретным сдвигающим регистрам.

Кольцевые счетчики

В качестве счетчика может быть использован сдвигающий регистр, замкнутый в кольцо цепью обратной связи (рис. 8.11).

Рис . 8.11. Схема кольцевого счетчика на базе сдвигающего регистра

В этом регистре продвигается одна единица, которая при подаче очередного продвигающего импульса передается в следующую по порядку ячейку. Дойдя до конца регистра, единица записывается в первую ячейку и счет повторяется. Входной импульс с (тактирующий) в этом счетчике выполняет функции продвигающего. Число поступивших на вход импульсов фиксируется позицией единицы в регистре в данный момент времени. В таких счетчиках отсутствует последовательная передача сигнала переноса от ячейки к ячейке и поэтому задержка выходного импульса относительно входного оказывается незначительной. Количество двоичных ячеек должно быть равно коэффициенту счета (деления), при больших коэффициентах такой счетчик неэкономичен. Для существенного увеличения коэффициента счета при малых аппаратурных затратах счетчики соединяют последовательно (рис. 8.12). Если у одного счетчика коэффициент счета равен n, а у другого – m, то общий коэффициент счета будет равен произведению

N = n * m.

Рис. 8.12. Последовательное соединение счетчиков

Продолжим далее рассмотрение сдвиговых регистров. В качестве первого примера сдвигового регистра рассмотрим микросхему К155ИР1 – четырехразрядный регистр сдвига с последовательным или параллельным вводом и параллельным выводом информации. Он может быть использован в качестве буферной памяти, элемента задержки на несколько тактов, преобразователя последовательного кода в параллельный и наоборот, делителя частоты, кольцевого распределителя импульсов, элемента арифметических устройств и т. п. Условное изображение приводится на рис. 8.13.

Рис. 8.13. Реверсивный сдвиговый регистр

С₁, С₂ – тактовые входы; V₂ – выбор режима; V₁ – для ввода информации в последовательном коде; D1-D4 для записи информации в параллельном коде; Q₁-Q₄ – четыре разряда выхода. Входы С₁ и С₂ для синхронизации от одного или двух генераторов. Срабатывание триггера по перепаду 1,0 импульсов на одном из входов С.

Если на входе сигнал V₂ = 0 – ввод последовательным кодом через V₁ и сдвиг вправо, а тактовые импульсы подаются на С₁. Сдвиг вправо при каждом перепаде 1,0 тактовых импульсов. Через 4 тактовых импульса информацию можно считать в параллельном коде.

Ввод параллельным кодом производится при V₂ = 1 по спаду импульса на входе С₂. Входы V₁ и С₁ при этом блокированы и роли не играют.

В этом же режиме V₂ и С₂ производится преобразование последовательного кода в параллельный со сдвигом влево. В этом случае информация идет от 4-го триггера к 3-му, от 3-го ко 2-му и т. д. Для этого выходы Q₄, Q₃, Q₂ соединяют со входами D₃, D₂, D₁ соответственно. Информация в последовательном коде поступает через вход D₄ при каждом перепаде С₂ с 0 на 1. Таблица состояний регистра 155ИР1 приведена ниже.

Таблица 8.1
Состояние входов	Режим
V2	С1	С2
	×		Запись параллельным кодом, сдвиг влево
		×	Запись последов. кодом, сдвиг вправо

Во избежание сбоев смена состояний V₂ должна происходить только при С₁ = С₂ = 0. Последовательным соединением n микросхем можно получить 4-n разрядный регистр с преобразованием параллельного кода в последовательный и наоборот.

Микросхема К155ИР13 – универсальный 8-ми разрядный регистр сдвига с большими функциональными возможностями – представлена на рис. 8.14.

Регистр может работать в следующих режимах (табл. 8.2):

– последовательный ввод информации со сдвигом вправо;

- последовательный ввод со сдвигом влево;

- параллельный ввод;

- хранение;

- установка нулей (сброс).

Рис. 8.14. Универсальный восьмиразрядный сдвиговый регистр

Информационные входы последовательного ввода: DR – при сдвиге вправо; DL – при сдвиге влево; D1¸D8 – параллельный ввод; С – тактовый вход; S1, S0 – для выбора режима; R – для установки триггера в 0; Q1¸Q8 – выходы.

Таблица 8.2
Входы	Выходы	Режим
R	C	S1	S0	DR	DL	Di	Q1,Q2…Q8
					×	Din	D1n…D8n	Параллельный ввод
			×	×	×	Q1n…Q8n	Хранение
			×		×	Q2n…Q8n, 0	Сдвиг влево
			×		×	Q2n…Q8n,1
				×	×	0, Q1n…Q7n	Сдвиг вправо
				×	×	1, Q1n…Q7n
	×	×	×	×	×	×	0…0	Сброс

Далее приведена схема регистра сдвига с параллельным и последовательным вводом информации и последовательным ее выводом (рис. 8.15).

Режим работы регистра определяется сигналом на входе s/p (последовательно–параллельно). Допустим, сигнал на этом входе имеет уровень 1. На выходе инвертора DD8 будет 0, который закроет логические элементы DD5.1–DD5.4 и DD6.1–DD6.4 и создаст тем самым на асинхронных входах триггеров S_a и R_a уровни 1, разрешающие синхронное действие. Входы D1–D4 для параллельного ввода информации при этом заблокированы. Тактовые импульсы на входе обеспечат синхронный ввод информации в последовательном коде (со входа А) и также сдвиг ее вправо. За счет инверсии тактовых импульсов элементом DD7 тактирование происходит по фронту 0,1 (а не по срезу).

Рис. 8.15. Схема реверсивного регистра

Когда на входе s/p 0 элемент DD7 заперт, тактирование триггеров прекращается. Сигнал на общих входах элементов DD5.1–DD5.4 и DD6.1–DD6.4 становится 1, вследствие чего каждый из этих элементов для сигналов на шинах параллельного ввода D1–D4 служит инвертором. Под воздействием входных сигналов параллельного ввода выходы соответствующих триггеров примут те же состояния – Q_i = D_i.

С появлением на входе s/p 1 (разрешение тактирования) информация, введенная в параллельном коде, с каждым тактовым импульсом будет сдвигаться на один разряд и выдаваться в последовательной форме, т. е. произойдет преобразование информации параллельного вида в последовательный.

Если в такой схеме сделать выводы с выхода каждого JK-триггера, то можно будет вводить и выводить информацию в параллельном и в последовательном коде и преобразовывать из последовательного кода в параллельный, и наоборот.

МУЛЬТИПЛЕКСОРЫ И ДЕМУЛЬТИПЛЕКСОРЫ

Общие сведения

Мультиплексором (MUX) называется комбинационное устройство, предназначенное для коммутации в желаемом порядке сигналов с нескольких входных шин на одну выходную (бесконтактный многопозиционный переключатель). С помощью мультиплексора осуществляется временное разделение информации, поступающей по разным каналам (коммутатор с n входов на один выход).

Функции демультиплексора противоположны функциям мультиплексора – это коммутатор с одного входа на n выходов.

Мультиплексоры и демультиплексоры в микросхемном исполнении имеют несколько групп входов. Число выходов мультиплексора один или два (мультиплексоры с парафазным выходом). Число выходов демультиплексора определяется числом адресных входов. Входы делятся на следующие группы: информационные, управления, адресные, разрешающие. Если адресных входов n, то число информационных входов мультиплексора D = 2ⁿ. Общее число входов мультиплексора равно

N = n + 2ⁿ + v + с,

где v – число разрешающих входов;

с – число управляющих входов;

n – число адресных входов.

Кроме прямого назначения мультиплексор может использоваться для преобразования параллельного кода на входах в последовательный код на выходе. Для этого код на адресных входах должен циклически изменяться, принимая все последовательные значения. Такое изменение кода можно обеспечить, присоединив к адресным входам выходы счетчика, последовательно изменяющего свое состояние под действием импульсов генератора.

Мультиплексоры

Набор сигналов на адресных входах определяет конкретный информационный вход D_i, который будет соединен с выходом. Пример мультиплексора на два информационных входа представлен на рис. 9.1.

Рис. 9.1. Мультиплексор 2 : 1

Наличие разрешающих входов расширяет возможности мультиплексора, позволяя синхронизировать его работу с работой других узлов. Эти входы используются также для наращивания разрядности. На рис. 9.2 представлены структура четырехвходового мультиплексора с одним разрешающим входом и условное графическое обозначение мультиплексора на восемь входов с одним инверсным разрешающим входом.

Работа мультиплексора4:1 описывается следующим логическим уравнением:

Из уравнения следует, что структура мультиплексора состоит из 2ⁿ схем совпадения, каждая из которых имеет n адресных, один информационный и один стробирующий вход, и одной схемы ИЛИ с 2ⁿ входами. Ее выход является выходом мультиплексора.

В интегральном исполнении мультиплексоры выпускают на четыре, восемь или шестнадцать входов. Большее число входов обеспечивается путем объединения нескольких микросхем. Используют два способа наращивания числа входов: объединение (каскадирование) нескольких мультиплексоров в пирамидальную (древовидную) систему и использование разрешающих входов с подключением дополнительных логических элементов.

Пирамидальные мультиплексоры строят по ступенчатому принципу и применяют обычно две, реже три и более ступеней (рис. 9.3). Младшие разряды кода адреса подают на адресные входы первой ступени, а ступеням более высокого ранга соответствуют старшие разряды кода адреса. На рис. 9.3 представлен вариант мультиплексора 32:1 на основе четырех мультиплексоров 8:1 в первой ступени и одного мультиплексора 4:1 во второй ступени.

а б

Рис. 9.2. Структура мультиплексора 4:1 (а) и условное графическое

обозначение мультиплексора 8:1 (б)

Недостатками пирамидального наращивания являются повышенный расход микросхем и снижение быстродействия из-за суммирования задержек при последовательном прохождении сигналов по ступеням пирамиды.

Рис. 9.3. Пирамидальный двухступенчатый мультиплексор 32:1

Мультиплексор 32:1 можно получить на основе двух микросхем 16:1. Такая схема на базе двух мультиплексоров 155КП1 представлена на рис. 9.4.

Рис. 9.4. Мультиплексор с использованием разрешающих входов

Работа мультиплексоров КМОП серий отличается от работы мультиплексоров ТТЛ.

При работе с логическими элементами КМОП электронный ключ очень легко получить на одном или двух МОП-транзисторах, поэтому в КМОП схемах логический элемент И в качестве электронного ключа не используется. Упрощённая схема электронного ключа, выполненного на комплементарных МОП-транзисторах, приведена на рис. 9.5. Даже одиночный n-канальный или p-канальный полевой транзистор может служить аналоговым ключом, но его сопротивление в открытом состоянии будет значительно зависеть от величины коммутируемого сигнала. Соединение n-канального и p-канального МОП-транзистора в параллель резко снижает эту зависимость.

Рис. 9.5. Схема электронного ключа, выполненного на МОП-транзисторах

Такой ключ может коммутировать как цифровые, так и аналоговые сигналы. Сопротивление открытых транзисторов составляет, обычно, от единиц до десятков Ом, а сопротивление закрытых транзисторов превышает десятки мегом. В этом есть как преимущества, так и недостатки. То, что ключ, собранный на МОП-транзисторах, не является обычным логическим элементом, позволяет объединять выходы электронных ключей в соответствии со схемой, приведенной на рис. 9.6.

Рис. 9.6. Мультиплексор, управляемый двоичным кодом

Как отмечено выше, мультиплексор на основе КМОП-транзисторов может быть использован для коммутации аналоговых сигналов. Поскольку аналоговые сигналы, в общем случае, могут быть двуполярными, современные мультиплексоры могут быть запитаны как от однополярного, так и от двуполярного источника напряжения. Причём напряжения питания могут быть несимметричны. При любом варианте подключения питания (одно- или двуполярного) необходимо, чтобы диапазон амплитуд коммутируемых аналоговых сигналов укладывался в диапазон от –U_пит до + U_пит.

Реальные схемы мультиплексоров обычно содержат на входах и выходах дополнительные логические элементы. Только в этом случае цифровая схема в целом будет функционировать правильно и надёжно. Обычно эти элементы уже заложены в схемы серийно выпускаемых ИС мультиплексоров.

В мультиплексоре требуется подключать к выходу только один из входных сигналов. Точно так же, как и в ТТЛ-микросхемах, для управления электронными ключами двоичным кодом в состав мультиплексора вводится дешифратор. Схема такого мультиплексора приведена на рис. 9.6.

В отечественных микросхемах мультиплексоры обозначаются буквами КП, следующими непосредственно за номером серии микросхем. Например, микросхема К1533КП2 является сдвоенным четырехканальным мультиплексором, выполненным по ТТЛ-технологии, а микросхема К1561КП1 является сдвоенным четырехканальным мультиплексором, выполненным по КМОП-техно-логии.

Условное графическое обозначение мультиплексоров не зависит от технологии изготовления микросхем, т. е. КМОП-мультиплексор обозначается точно так же, как это приведено на рис. 9.2.

МикросхемыК561КП1 и КР1561КП1 содержат по два четырехвходовых мультиплексора. Микросхемы имеют два адресных входа 1 и 2, общие для обоих мультиплексоров, общий вход стробирования S, информационные входы ХО – ХЗ первого мультиплексора и его выход, входы Y0 – Y3 второго мультиплексора и его выход. Два варианта изображения микросхемы КП1 приведены на рис. 9.7.

Рис. 9.7 Мультиплексоры К561КП1 и К1561КП1:

а – структурная схема; б – условное изображение

При подаче на адресные входы 1 и 2 двоичного кода адреса и на вход S логического 0 выходы мультиплексоров соединяются со входами, номера которых соответствуют десятичному эквиваленту кода адреса. Если на входе S логическая 1, выходы мультиплексоров отключаются от входов и переходят в высокоимпедансное состояние. Соединение входов с выходом в мультиплексорах К176КП1, К561КПЗ и КР1561КПЗ осуществляется двунаправленными ключами на КМОП-транзисторах, схемы которых аналогичны приведённым на рис. 9.5. Передаваемый через мультиплексор сигнал может быть как аналоговым, так и цифровым. Он может передаваться как со входов на выход (микросхема работает в режиме мультиплексора), так и с выхода распределяться на входы (режим демультиплексора).

Кроме подключения к выходу одного из входов, заданного его адресом, мультиплексоры применяют для мультиплексирования шин (см. рис. 8.5). Мультиплексирование шин – это поочередное переключение шин (групп линий) от нескольких источников информации к одному приемнику. Такие функции выполняются схемами на основе коммутаторов одиночных линий. Количество мультиплексоров определяется числом источников информации (количеством коммутируемых шин), а разрядность мультиплексоров – разрядностью коммутируемых шин.

Демультиплексоры

Демультиплексоры (DMX) в функциональном отношении противоположны мультиплексорам. В них сигналы с одного информационного входа распределяются в необходимой последовательности по нескольким выходам, соответствующим кодам на адресных входах. При n-разрядном адресе DMX может иметь 2ⁿ выходов.

Принцип работы DMX поясняет рис. 9.8, а. Здесь D – информационный вход, А – адресный вход. В зависимости от сигнала А (0 или 1) по адресному входу открыт верхний или нижний элемент И, а через него сигнал D подключается к выходу F0 либо к выходу F1.

Демультиплексор вида 1:4 представлен на рис. 9.8, б, а на рис.9.8, в –условное графическое обозначение. Здесь два адресных входа – А и В, информационный вход – D и вход V – разрешающий. Если выходов недостаточно, то, как и при построении мультиплексоров, используют каскадирование.

а б в

Рис. 9.8. Демультиплексоры 1:2 (а) и 1:4 с разрешающим входом (б и в)

Демультиплексоры обозначаются буквами ИД, следующими непосредственно за номером серии микросхем. Например, микросхема К155ИД3 является демультиплексором 1:16 или дешифратором 4:16, выполненным по технологии ТТЛ, а микросхема К564ИД1 является демультиплексором 1:8, выполненным по технологии КМОП. Эта микросхема является также трехразрядным дешифратором с разрешающим входом или преобразователем двоично-десятичного кода в десятичный или в восьмеричный.

Демультиплексоры, как и мультиплексоры, применяют для коммутации не только отдельных линий, но и для коммутации шин. Такую операцию называют демультиплексированием шин и реализуют ее обычно на основе демультиплексоров одиночных линий. Количество и тип демультиплексоров определяются числом коммутируемых шин (количеством приемных устройств) и их разрядностью. Адресные входы всех демультиплексоров объединяются параллельно. Схема демультиплексора шин приведена на рис. 9.9. Здесь в зависимости от комбинации адресных сигналов на линиях А0–А1 информация с входной шины D0–D3 коммутируется на выходные шины 0–3, которые подключаются к входам соответствующих приемников информации.

Рис. 9.9. Демультиплексорование шины на четыре приемника

Совместное применение мультиплексоров и демультиплексоров позволяет расширить возможности их использования в цифровых устройствах. На рис. 9.10 показано объединение мультиплексора и демультиплексора, при котором в зависимости от адресов А1, А2 и А3, А4 можно передать информацию с любого из входов D0–D3 на любой из выходов Y0–Y3.

Рис. 9.10. Совместное применение мультиплексора и демультиплексора

Более широкие функциональные возможности имеет программируемый матричный коммутатор КМ1509КП1 с полем 16х16, который предназначен для использования в системах связи, ЭВМ и радиоэлектронной аппаратуре широкого применения [10]. Микросхема представляет собой однонаправленный коммутатор с программной настройкой связей, осуществляемой перед коммутацией.

Поиск по сайту: