Помощничек
Главная | Обратная связь


Археология
Архитектура
Астрономия
Аудит
Биология
Ботаника
Бухгалтерский учёт
Войное дело
Генетика
География
Геология
Дизайн
Искусство
История
Кино
Кулинария
Культура
Литература
Математика
Медицина
Металлургия
Мифология
Музыка
Психология
Религия
Спорт
Строительство
Техника
Транспорт
Туризм
Усадьба
Физика
Фотография
Химия
Экология
Электричество
Электроника
Энергетика

Три этапа информационной технологии: эволюция критериев

Шифратор

Шифратор – схема, имеющая 2n входов и n выходов, функции которой во многом противоположны функции дешифратора (рис. 1.4). Эта комбинационная схема в соответствии с унитарным кодом на своих входах формирует позиционный код на выходе (таблица 1.2).


Рис. 1.4. Условно-графическое обозначение шифратора на 4 входа

Таблица 1.2.
Входы Выходы
х
x х
х x х

Триггер

Триггер – электронная схема, обладающая двумя устойчивыми состояниями. Переход из одного устойчивого состояния в другое происходит скачкообразно под воздействием управляющих сигналов. При этом также скачкообразно изменяется уровень напряжения на выходе триггера [7].

Триггеры служат основой для построения регистров, счетчиков и других элементов, обладающих функцией хранения.

Главной частью любого триггера является запоминающая ячейка (ЗЯ). Схема запоминающей ячейки на элементах "И-НЕ" представлена на рис. 1.5.


Рис. 1.5. Запоминающая ячейка на элементах "И-НЕ"

Входной сигнал S ( Set ) служит для установки ЗЯ в состояние " 1 " ( Q=1, Q=0 ). Сигнал R ( Reset ) устанавливает ЗЯ в состояние " 0 " ( Q=0, Q=1 ). Активными значениями для них являются сигналы низкого уровня.

Пусть на входы ЗЯ поданы сигналы: S=0, R=1. Тогда при любом исходном состоянии ЗЯ на выходе элемента 1 установится высокий уровень напряжения. Так как на входы элемента 2 поступают значения Q и R, то на его выходе будет сигнал низкого уровня. Таким образом, ЗЯ перейдет в состояние " 1 ".

Аналогично при S=1, R=0 запоминающая ячейка перейдет в состояние Q=0, Q=1, то есть в " 0 ".

Если S=1, R=1, то состояние ЗЯ будет определяться ее предыдущим состоянием. Если ЗЯ находилась в состоянии " 1 ", то сигнал Q=0, поступая на вход элемента 1, подтвердит состояние его выхода Q=1. На входы элемента 2 поступят сигналы только высокого уровня. Поэтому его выход будет находиться в состоянии Q=0, то есть не изменится. Если ЗЯ находилась в состоянии " 0 ", то сигнал Q=0, поступая на вход элемента 2, подтвердит состояние его выхода Q=1. В свою очередь, выход элемента 1 также останется без изменения. Таким образом, эта комбинация входных сигналов соответствует режиму хранения.

Если на входы S и R поданы сигналы низкого уровня ( S = R = 0 ), то сигнал на выходах элементов 1 и 2 будет высоким ( Q = Q = 1 ). При переводе ЗЯ в режим хранения ( S = R = 1 ), выходы элементов 1 и 2 могут установиться в произвольное состояние. Поэтому комбинация сигналов S = R = 0 на управляющих входах не используется.

Работа триггерной схемы определяется не таблицей истинности, как для комбинационной логической схемы, а таблицей переходов. Таблица переходов показывает изменение состояния триггера при изменении состояния входных сигналов в зависимости от его текущего состояния. Таблица переходов запоминающей ячейки, показанной на рис. 1.5, представлена в табл. 1.3.

Таблица 1.3.
S R Q(t+1) Функция
х Запрещенная комбинация
Установка в " 1 "
Установка в " 0 "
Q(t) Хранение

Аналогичная запоминающая ячейка может быть построена на элементах "ИЛИ-НЕ".

Такие запоминающие ячейки можно рассматривать как простейшие асинхронные триггеры, на базе которых строятся синхронные триггерные схемы.

Триггеры можно классифицировать по различным признакам, например так, как это показано на рис. 1.6.


Рис. 1.6. Классификация триггерных схем

Триггер называется синхронным, если его таблица переходов хотя бы по одному управляющему входу реализуется под воздействием синхронизирующего сигнала.

Рассмотрим организацию синхронного одноступенчатого триггера (рис. 1.7).


Рис. 1.7. Обобщенная схема синхронного одноступенчатого триггера

Основу синхронного одноступенчатого триггера составляет рассмотренная выше запоминающая ячейка (элементы 1, 2 ). Комбинационная схема преобразует управляющие сигналы триггера, а также, для некоторых типов триггеров, сигналы Q и Q с выходов ЗЯ в сигналы S и R на входах запоминающей ячейки. Синхросигнал C разрешает передачу на входы элементов 1 и 2 таких значений сигналов S и R, которые устанавливают ЗЯ в то или иное состояние. Неактивное значение синхросигнала обеспечивает на входах запоминающей ячейки состояние управляющих сигналов S = R = 1, что соответствует для нее режиму хранения.

Схема синхронного одноступенчатого RS-триггера приведена на рис. 1.8. Его таблица переходов представлена в табл. 1.4.


Рис. 1.8. Синхронный одноступенчатый RS-триггер

Таблица 1.4.
R S Q(t+1) Функция
Q(t) Хранение
Установка в " 1 "
Установка в " 0 "
х Запрещенная комбинация

Еще раз подчеркнем, что данная таблица переходов будет реализовываться лишь при активном уровне синхросигнала C (для данной организации это C = 1 ). При C = 0 выходы элементов 3 и 4 (см. рис. 1.8) будут в состоянии " 1 ", что соответствует режиму хранения запоминающей ячейки, реализованной на элементах 1 и 2.

Таблицы переходов JK - и D - триггеров приведены в таблицах 1.5 и 1.6 соответственно.

Таблица 1.5.
J K Q(t+1) Функция
Q(t) Хранение
Установка в " 0 "
Установка в " 1 "
Q(t) Инвертирование предыдущего состояния
Таблица 1.6.
D Q(t+1) Функция
Установка в " 0 "
Установка в " 1 "
           

Представленный на рис. 1.8 триггер имеет статическую синхронизацию, при которой управляющие сигналы активизируют входы S и R запоминающей ячейки во время высокого уровня сигнала на входе синхронизации. Его условно-графическое обозначение приведено на рис. 1.9,а. Условно-графические обозначения триггеров, использующих другие типы синхронизации, приведены на рис. 1.9,б,в,г (на примере RS-триггера ).

На рис. 1.9,б представлено УГО триггера со статической синхронизацией в случае, если активный уровень синхросигнала низкий. Условно-графические обозначения триггеров с динамической синхронизацией показаны на рис. 1.9,в и 1.9,г. В первом случае изменение состояния триггера под воздействием поступивших управляющих сигналов происходит только в момент переключения синхронизирующего сигнала с низкого уровня на высокий, а во втором – при переключении с высокого на низкий уровень. При постоянном значении уровня синхросигнала состояние выхода триггера с динамической синхронизацией не меняется при любых изменениях управляющих сигналов на его входах.


Рис. 1.9. Условно-графические обозначения RS-триггера с различной синхронизацией: а - статическая синхронизация; б - статическая инверсная синхронизация; в - динамическая синхронизация передним фронтом синхросигнала; г - динамическая синхронизация задним фронтом синхросигнала

Идеализированная (без учета задержек) временная диаграмма работы RS-триггеров с различными типами синхронизации приведена на рис. 1.10.


Рис. 1.10. Временная диаграмма работы RS-триггера с различными типами синхронизации: Qа – статическая синхронизация; Qб– статическая инверсная синхронизация; Qв –динамическая синхронизация передним фронтом синхросигнала; Qг– динамическая синхронизация задним фронтом синхросигнала

Как отмечалось выше, синхронный триггер, помимо управляющих входов, воздействующих на его состояние при подаче сигнала синхронизации, может иметь входы, которые воздействуют на его состояние непосредственно. Обычно они используются для установки триггера в то или иное начальное состояние перед подачей последовательности синхросигналов. Схема синхронного RS-триггера с асинхронными входами установки в " 0 " и в " 1 " приведена на рис. 1.11, а его условно-графическое обозначение – на рис. 1.12.


Рис. 1.11. Синхронный одноступенчатый RS-триггер с асинхронными установочными входами


Рис. 1.12. Условно-графическое обозначение синхронного одноступенчатого RS-триггера с асинхронными установочными входами

Сигналы, поступающие по асинхронным входам S и R, подаются непосредственно на входы запоминающей ячейки, образованной элементами 1 и 2, минуя цепь, управляемую синхросигналом (элементы 1 и 2 ), и вызывают переключение запоминающей ячейки согласно табл. 1.3.

Триггеры некоторых типов используют значения выходного сигнала для формирования управляющих сигналов на входах запоминающей ячейки (см. рис. 1.7). Это может привести к непредсказуемой последовательности его переключений. При построении отдельных схем на основе триггеров, например, регистров сдвига, необходимо, чтобы значения выходных сигналов триггера не изменялись на то время, пока производится их запись и значения его выходных сигналов в другой триггер, но сам этот триггер должен воспринимать значения с выхода некоторой другой триггерной схемы. Эти, а также некоторые другие ситуации требуют особых подходов к организации триггера, основным из которых является создание двухступенчатых триггеров.

Двухступенчатый RS-триггер (рис. 1.13 и рис. 1.14) строится на основе двух одноступенчатых триггеров с прямой статической синхронизацией. Информация в первую ступень триггера (элемент 1 ) заносится во время действия высокого уровня синхросигнала. После того как синхросигнал на входе принимает низкое значение, элемент 1 переходит в режим хранения, а значение высокого сигнала на выходе инвертора 3 обеспечивает запись состояния триггера 1 в триггер 2. Идеализированная временная диаграмма работы двухступенчатого RS-триггера приведена на рис. 1.15.


Рис. 1.13. Схема двухступенчатого RS-триггера


Рис. 1.14. Условно-графическое обозначение двухступенчатого RS-триггера


Рис. 1.15. Временная диаграмма работы двухступенчатого RS-триггера

Следует отметить, что первая ступень представляет собой одноступенчатый триггер, реализующий заданную таблицу переходов, в то время как вторая ступень – это всегда одноступенчатый синхронный RS-триггер. Например, на рис. 1.16 показана схема двухступенчатого JK-триггера.


Рис. 1.16. Двухступенчатый JK-триггер

 


 

2. Лекция: Основные функциональные элементы ЭВМ, часть 2
Счетчиком называется электронная схема, предназначенная для подсчета числа сигналов, поступающих на его счетный вход. Счетчики используются в устройстве управления компьютера при построении распределителей импульсов и организации циклов, в счетчиках команд для формирования адреса выполняемой команды при естественном порядке выполнения и в некоторых других устройствах ЭВМ. Также счетчики широко применяются в качестве самостоятельных узлов в различных системах цифровой автоматики. Суть работы счетчика заключается в изменении на единицу зафиксированного в нем значения с приходом каждого счетного сигнала. Счетчики принято подразделять на суммирующие, вычитающие и реверсивные. Суммирующие счетчики увеличивают свое значение, вычитающие – уменьшают, а реверсивные могут работать как на прибавление, так и на вычитание в зависимости от сигналов управления. Параметром, определяющим информационную емкость счетчика, является модуль пересчета, равный числу внутренних состояний. Это значение проставляется на УГО после аббревиатуры CT. Пример асинхронного трехразрядного двоичного суммирующего счетчика приведен на рис. 2.1, а его условно-графическое обозначение – на рис. 2.2. Для построения этого счетчика использованы JK-триггеры с динамической синхронизацией по спаду синхросигнала. Каждый JK-триггер в счетчике включен в режим инвертирования своего состояния при переключении синхросигнала с высокого уровня на низкий (см. табл. 1.5). Идеализированная временная диаграмма работы этого счетчика показана на рис. 2.3. Рис. 2.1. Схема асинхронного трехразрядного счетчика Рис. 2.2. Условно-графическое обозначение трехразрядного суммирующего счетчика Рис. 2.3. Временная диаграмма работы счетчика Быстродействие асинхронного счетчика определяется максимальной задержкой от изменения сигнала на его счетном входе до полного установления состояния всех его выходов. Проведем оценку быстродействия на примере переключения выходов счетчика после поступления восьмого синхросигнала на его вход (рис. 2.4), так как именно в этом такте время переключения выходов счетчика будет максимальным. Рис. 2.4. Оценка быстродействия асинхронного счетчика По фронту 1-0 сигнала С(8) с задержкой сигнала, равной tT, на триггере Q0 (см. рис. 2.1) происходит изменение сигнала на выходе Q0. Это изменение, в свою очередь, приведет к переключению сигнала Q1 с соответствующей задержкой относительно переключения Q0. Вслед за этим с задержкой сигнала на следующем триггере переключится сигнал Q2. То есть общее время задержки переключения сигналов на выходе трехразрядного счетчика составит 3tT. Очевидно, что для n разрядного счетчика время задержки составит tCT = nxtT Таким образом, с увеличением разрядности асинхронного счетчика увеличивается его задержка и, следовательно, уменьшается быстродействие. Этот недостаток устраняется в счетчиках, работающих по синхронной схеме. В них за счет дополнительных управляющих комбинационных схем обеспечивается одновременное переключение всех разрядов при поступлении сигнала на счетный вход (с задержкой, равной задержке одного триггера вне зависимости от разрядности счетчика ). Обычно счетчик имеет вход установки в нулевое состояние (асинхронный сброс составляющих его триггеров в " 0 "). Некоторые счетчики имеют цепи установки в произвольное начальное состояние, с которого уже будет начинаться операция счета. Регистр хранения Регистр – внутреннее запоминающее устройство процессора или внешнего устройства, предназначенное для временного хранения обрабатываемой или управляющей информации [3]. Регистры представляют собой совокупность триггеров, количество которых равняется разрядности регистра, и вспомогательных схем, обеспечивающих выполнение некоторых элементарных операций. Набор этих операций, в зависимости от функционального назначения регистра, может включать в себя одновременную установку всех разрядов регистра в " 0 ", параллельную или последовательную загрузку регистра, сдвиг содержимого регистра влево или вправо на требуемое число разрядов, управляемую выдачу информации из регистра (обычно используется при работе нескольких схем на общую шину данных) и т.д. Регистры хранения используются для приема, хранения и выдачи многоразрядного кода. Они представляют собой совокупность одноступенчатых триггеров (как правило, D -типа) с общим входом синхронизации. Иногда в регистре имеется также и общий вход асинхронной установки всех триггеров в " 0 ". Схема четырехразрядного регистра хранения приведена на рис. 2.5, а его условно-графическое обозначение – на рис. 2.6. Рис. 2.5. Структура четырехразрядного регистра хранения с асинхронным входом установки в "0" Рис. 2.6. Условно-графическое обозначение четырехразрядного регистра хранения с асинхронным входом установки в "0" Регистр сдвига Регистр сдвигарегистр, обеспечивающий помимо хранения информации, сдвиг влево или вправо всех разрядов одновременно на одинаковое число позиций. При этом выдвигаемые за пределы регистра разряды теряются, а в освобождающиеся разряды заносится информация, поступающая по отдельному внешнему входу регистра сдвига. Обычно эти регистры обеспечивают сдвиг кода на одну позицию влево или вправо. Но существуют и универсальные регистры сдвига, которые выполняют сдвиг как влево, так и вправо в зависимости от значения сигнала на специальном управляющем входе или при подаче синхросигналов на разные входы регистра. Регистр сдвига может быть спроектирован и таким образом, чтобы выполнять сдвиг одновременно не на одну, а на несколько позиций. Регистры сдвига строятся на двухступенчатых триггерах. Схема четырехразрядного регистра, выполняющего сдвиг на один разряд от разряда 0 к разряду 3, показана на рис. 2.7, а его условно-графическое обозначение – на рис. 2.8. Ввод информации в данный регистр – последовательный через внешний вход D0. Регистр имеет вход асинхронной установки всех разрядов в " 0 ". Для наглядности каждый двухступечатый регистр представлен двумя одноступенчатыми с соответствующей организацией синхронизации первой и второй ступеней. Пунктиром обозначен реальный двухступенчатый триггер. Рис. 2.7. Структура регистра сдвига Рис. 2.8. Условно-графическое обозначение четырехразрядного регистра сдвига с асинхронным входом установки в "0" Идеализированная временная диаграмма работы регистра сдвига, структура которого представлена на рис. 2.7, показана на рис. 2.9. Предполагаем, что начальное состояние регистра следующее: Q0=0, Q1=1, Q2=1, Q3=0. Рис. 2.9. Временная диаграмма работы регистра сдвига Работа регистра сдвига в каждом периоде сигнала синхронизации разбивается на две фазы: при высоком и при низком значении синхросигнала:
  1. При высоком уровне синхросигнала проводится запись значения выхода ( i – 1 )-го разряда регистра в первую ступень i -го разряда. Вторая ступень каждого разряда сохраняет свое прежнее значение. В этой фазе состояние первой ступени i -го триггера повторяет состояние второй ступени ( i – 1 )-го триггера. Вторые ступени каждого триггера, а следовательно, и выходы регистра в целом, остаются неизменными.
  2. При низком уровне синхросигнала значение, записанное в первой ступени каждого триггера, перезаписывается в его вторую ступень. Запись в первую ступень триггера запрещена. В этой фазе состояния первой и второй ступеней каждого триггера становятся одинаковыми.
Поступление сигнала R = 0 вне зависимости от значения сигнала на входе синхронизации С и сигнала на входе D0 устанавливает все разряды регистра в нулевое состояние.

 


 

3. Лекция: Арифметико-логическое устройство:
Классическая ЭВМ состоит из трех основных устройств: арифметико-логического устройства, устройства управления и запоминающего устройства. Рассмотрим особенности организации этих устройств. Прежде всего, рассмотрим структуру арифметико-логического устройства. В современных ЭВМ арифметико-логическое устройство не является самостоятельным схемотехническим блоком. Оно входит в состав микропроцессора, на котором строится компьютер. Однако знание структуры и принципов работы АЛУ весьма важно для понимания работы компьютера в целом. Для лучшего понимания этих вопросов проведем синтез арифметического устройства, предназначенного для выполнения только одной операции – умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя [13] . В ходе этого процесса также обратим внимание на особенности использования рассмотренных выше основных схемотехнических элементов ЭВМ. Синтез АЛУ проходит в несколько этапов. Сначала необходимо выбрать метод, по которому предполагается выполнение операции, и составить алгоритм соответствующих действий. Исходя из алгоритма и формата исходных данных, следует определить набор составляющих АЛУ элементов. Затем требуется определить связи между элементами, установить порядок функционирования устройства и временную диаграмму управляющих сигналов, которые должны быть поданы на АЛУ от устройства управления. Пусть операнды имеют вид: [X]пк = x0x1x2…xn [Y]пк = y0y1y2…yn где x0, y0 – знаковые разряды. Операция умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя выполняется по следующей формуле: Алгоритм вычислений представлен на рис. 3.1 Рис. 3.1. Алгоритм операции умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя Каждой переменной, представленной в алгоритме, в схеме должен соответствовать элемент хранения. Разрядность модуля произведения равна сумме разрядностей сомножителей. Умножение двоичного числа на 2-i обеспечивается сдвигом этого числа вправо на соответствующее количество разрядов. Переход к анализу очередного разряда множителя ( i = i + 1 ) может быть обеспечен сдвигом регистра множителя на один разряд в сторону старших разрядов. Исходя из этого, определим состав оборудования, необходимого для реализации АЛУ заданного типа для n = 4 (таблица 3.1).
Таблица 3.1.
Схема Разрядность Функции Управляющий сигнал
Регистр модуля множимого RGX Загрузка. Сдвиг в сторону младших разрядов. УС1 УС2
Регистр модуля множителя RGY Загрузка. Сдвиг в сторону старших разрядов. УС3 УС4
Регистр модуля результата RGZ Загрузка. Установка в " 0 ". УС5 УС6
Триггер знака множимого TX   Загрузка УС7
Триггер знака множителя TY   Загрузка УС8
Триггер знака результата TZ   Загрузка УС9
АЛУ Комбинационный сумматор
Комбинационные схемы   Получение на входе АЛУ сигналов " 0 " или RGX в зависимости от значения yi

Структурная схема устройства представлена на рис. 3.2.

Временная диаграмма управляющих сигналов, поступающих на арифметико-логическое устройство, показана на рис. 3.3.


Рис. 3.2. Структурная схема арифметического устройства для выполнения операции умножения со старших разрядов множителя чисел, заданных в прямом коде


Рис. 3.3. Временная диаграмма управляющих сигналов

Работа схемы

Такт 1. Загрузка модулей операндов в регистры RGX, RGY, а их знаков – в триггеры TX и TY. Сброс в " 0 " регистра результата RGZ.

Такт 2. Запись знака результата в триггер TZ.

Такт 3. Сдвиг регистра RGX на один разряд вправо. Через время, равное задержке на переключение регистров и комбинационных схем, на выходе комбинационного сумматора и, следовательно, на входе регистра RGZ устанавливается результат 0+y1• |X|•2-1.

Такт 4. Загрузка RGZ: |Z|=|Z|+y1• |X|•2-1.

Такт 5. Сдвиг RGX на 1 разряд вправо: |X| = |X|•2-1.

Сдвиг RGY на 1 разряд влево: i=i+1.

Устройство управления проверяет условие окончания операции: i > n.

Такты (6,7), (8,9), (10,11)... Повтор действий тактов (4,5) с анализом других значений yi. В такте 10 в регистре RGZ формируется модуль произведения. Такт 11 используется лишь для определения условия окончания операции умножения.

 


 

4. Лекция: Устройство управления:
Компьютер условно можно разделить на два основных блока: операционный и управляющий. Для реализации любой команды необходимо на соответствующие управляющие входы любого устройства компьютера подать определенным образом распределенную во времени последовательность управляющих сигналов. Часть цифрового вычислительного устройства, предназначенная для выработки этой последовательности, называется устройством управления . Любое действие, выполняемое в операционном блоке, описывается некоторой микропрограммой и реализуется за один или несколько тактов. Элементарная функциональная операция, выполняемая за один тактовый интервал и приводимая в действие управляющим сигналом, называется микрооперацией [7]. Например, в спроектированном АЛУ для умножения чисел в первом такте выполняются следующие микрооперации: TX=0, TY=0, RGX=|X|, RGY=|Y|, RGZ=0. Совокупность микроопераций, выполняемых в одном такте, называется микрокомандой (МК). Если все такты должны иметь одну и ту же длину, а именно это имеет место при работе компьютера, то она устанавливается по самой продолжительной микрооперации. Микрокоманды, предназначенные для выполнения некоторой функционально законченной последовательности действий, образуют микропрограмму . Например, микропрограмму образует набор микрокоманд для выполнения команды умножения. Устройство управления предназначено для выработки управляющих сигналов, под воздействием которых происходит преобразование информации в арифметико-логическом устройстве, а также операции по записи и чтению информации в/из запоминающего устройства. Устройства управления делятся на:
  • УУ с жесткой, или схемной логикой и
  • УУ с программируемой логикой ( микропрограммные УУ ).
В устройствах управления первого типа для каждой команды, задаваемой кодом операции, строится набор комбинационных схем, которые в нужных тактах вырабатывают необходимые управляющие сигналы. В микропрограммных УУ каждой команде ставится в соответствие совокупность хранимых в специальной памяти слов - микрокоманд. Каждая из микрокоманд содержит информацию о микрооперациях, подлежащих выполнению в данном такте, и указание, какое слово должно быть выбрано из памяти в следующем такте. Схемное устройство управления Устройство управления схемного типа (рис. 4.1) состоит из:
  • датчика сигналов, вырабатывающего последовательность импульсов, равномерно распределенную во времени по своим шинам (рис. 4.2) ( n - общее количество управляющих сигналов, необходимых для выполнения любой операции; m - количество тактов, за которое выполняется самая длинная операция);
  • блока управления операциями, осуществляющего выработку управляющих сигналов, то есть коммутацию сигналов, поступающих с ДС, в соответствующем такте на нужную управляющую шину;
  • дешифратора кода операций, который дешифрирует код операции команды, присутствующей в данный момент в регистре команд, и возбуждает одну шину, соответствующую данной операции; этот сигнал используется блоком управления операциями для выработки нужной последовательности управляющих сигналов.
Рис. 4.1. Функциональная схема схемного устройства управления Рис. 4.2. Временная диаграмма работы датчика сигналов Датчик сигналов обычно реализуется на основе счетчика с дешифратором или на сдвиговом регистре. Датчик сигналов на основе счетчика с дешифратором Реализация датчика сигналов на основе счетчика с дешифратором представлена на рис. 4.3. По заднему фронту каждого тактового импульса, поступающего на устройство управления с системного генератора импульсов, счетчик увеличивает свое состояние; выходы счетчика соединены со входами дешифратора, выходы которого и являются выходами датчика сигналов (рис. 4.4). Рис. 4.3. Схема датчика сигналов на основе счетчика с дешифратором Рис. 4.4. Временная диаграмма работы датчика сигналов на основе счетчика с дешифратором Датчик сигналов на сдвиговом регистре Проектирование датчика сигналов на сдвиговом регистре требует лишь его "закольцовывания", то есть соединения выхода последнего разряда с входом, через который в регистр заносится информация при сдвиге, и первоначальной установки (рис. 4.5). В начальном состоянии регистр содержит "1" только в разряде 0. Входы параллельной загрузки регистра для его начальной установки и соответствующий этой операции управляющий вход регистра на схеме не показаны. Рис. 4.5. Схема датчика сигналов на основе регистра сдвига Временная диаграмма работы этой схемы приведена на рис. 4.6. Рис. 4.6. Временная диаграмма работы датчика сигналов на основе регистра сдвига Наиболее сложной частью схемного устройства управления является блок управления операциями. Он представляет собой нерегулярную схему, структура которой определяется системой команд и составом оборудования процессора. Такое УУ может быть реализовано в виде специализированной интегральной схемы. Структурная схема микропрограммного устройства управления Микропрограммное устройство управления представлено на рис. 4.7. Преобразователь адреса микрокоманды преобразует код операции команды, присутствующей в данный момент в регистре команд, в начальный адрес микропрограммы, реализующей данную операцию, а также определяет адрес следующей микрокоманды выполняемой микропрограммы по значению адресной части текущей микрокоманды. Рис. 4.7. Функциональная схема микропрограммного устройства управления (УСi - управляющие сигналы, вырабатываемые устройством управления) На табл 4.1 приведен пример микропрограммы для выполнения операции умножения чисел в дополнительном коде. Предполагается, что начальный адрес микропрограммы равен 300, количество разрядов множителя равно 2, а адресная часть микрокоманды содержит адрес микрокоманды, которая должна быть выбрана в следующем такте. В последней микрокоманде в регистр команд загрузится очередная команда, код операции которой определит начальный адрес очередной микропрограммы. В реальных микропрограммных устройствах управления формирование адреса следующей микрокоманды проводится более сложным образом, учитывающим возможности ветвлений и циклического повторения отдельных фрагментов микропрограмм.
Таблица 4.1. Микропрограмма выполнения операции умножения
Адрес МК УС1 УС2 УС3 УС4 УС5 УС6 Сигнал записи в РК Адрес следующей МК
Х

Из анализа структуры и принципов работы схемного и микропрограммного устройств управления видно, что УУ первого типа имеют сложную нерегулярную структуру, которая требует специальной разработки для каждой системы команд и должна практически полностью перерабатываться при любых модификациях системы команд. В то же время оно имеет достаточно высокое быстродействие, определяемое быстродействием используемого элементного базиса.

Устройство управления, реализованное по микропрограммному принципу, может легко настраиваться на возможные изменения в операционной части ЭВМ. При этом настройка во многом сводится лишь к замене микропрограммной памяти. Однако УУ этого типа обладают худшими временными показателями по сравнению с устройствами управления на жесткой логике.

 


 

5. Лекция: Запоминающие устройства:
Памятью ЭВМ называется совокупность устройств, служащих для запоминания, хранения и выдачи информации. Отдельные устройства, входящие в эту совокупность, называются запоминающими устройствами ( ЗУ ) того или иного типа [7]. Термин " запоминающее устройство " обычно используется, когда речь идет о принципе построения некоторого устройства памяти (например, полупроводниковое ЗУ, ЗУ на жестком магнитном диске и т.п.), а термин "память" - когда хотят подчеркнуть выполняемую устройством памяти логическую функцию или место расположения в составе оборудования ЭВМ (например, оперативная память - ОП, внешняя память и т.п.). В тех вопросах, где эти отличия не имеют принципиального значения, термины "память" и " запоминающее устройство " мы будем использовать как синонимы. Запоминающие устройства играют важную роль в общей структуре ЭВМ. По некоторым оценкам производительность компьютера на разных классах задач на 40-50% определяется характеристиками ЗУ различных типов, входящих в его состав. К основным параметрам, характеризующим запоминающие устройства, относятся емкость и быстродействие. Емкость памяти - это максимальное количество данных, которое в ней может храниться. Емкостьзапоминающего устройства измеряется количеством адресуемых элементов (ячеек) ЗУ и длиной ячейки в битах. В настоящее время практически все запоминающие устройства в качестве минимально адресуемого элемента используют 1 байт (1 байт = 8 двоичных разрядов (бит)). Поэтому емкость памяти обычно определяется в байтах, килобайтах (1Кбайт=210 байт), мегабайтах (1Мбайт = 220 байт), гигабайтах (1Гбайт = 230 байт) и т.д. За одно обращение к запоминающему устройству производится считывание или запись некоторой единицы данных, называемой словом, различной для устройств разного типа. Это определяет разную организацию памяти. Например, память объемом 1 мегабайт может быть организована как 1М слов по 1 байту, или 512К слов по 2 байта каждое, или 256К слов по 4 байта и т.д. В то же время, в каждой ЭВМ используется свое понятие машинного слова, которое применяется при определении архитектуры компьютера, в частности при его программировании, и не зависит от размерности слова памяти, используемой для построения данной ЭВМ. Например, компьютеры с архитектурой IBM PC имеют машинное слово длиной 2 байта. Быстродействие памяти определяется продолжительностью операции обращения, то есть временем, затрачиваемым на поиск нужной информации в памяти и на ее считывание, или временем на поиск места в памяти, предназначаемого для хранения данной информации, и на ее запись: tобр = max(tобр сч, tобр зп) где tобр сч - быстродействие ЗУ при считывании информации; tобр зп - быстродействие ЗУ при записи. Классификация запоминающих устройств Запоминающие устройства можно классифицировать по целому ряду параметров и признаков. На рис.5.1 представлена классификация по типу обращения и организации доступа к ячейкам ЗУ. Рис. 5.1. Классификация запоминающих устройств По типу обращения ЗУ делятся на устройства, допускающие как чтение, так и запись информации, и постоянные запоминающие устройства (ПЗУ), предназначенные только для чтения записанных в них данных ( ROM - read only memory ). ЗУ первого типа используются в процессе работы процессора для хранения выполняемых программ, исходных данных, промежуточных и окончательных результатов. В ПЗУ, как правило, хранятся системные программы, необходимые для запуска компьютера в работу, а также константы. В некоторых ЭВМ, предназначенных, например, для работы в системах управления по одним и тем же неизменяемым алгоритмам, все программное обеспечение может храниться в ПЗУ. В ЗУ с произвольным доступом ( RAM - random access memory ) время доступа не зависит от места расположения участка памяти (например, ОЗУ ). В ЗУ с прямым (циклическим) доступом благодаря непрерывному вращению носителя информации (например, магнитный диск - МД) возможность обращения к некоторому участку носителя циклически повторяется. Время доступа здесь зависит от взаимного расположения этого участка и головок чтения/записи и во многом определяется скоростью вращения носителя. В ЗУ с последовательным доступом производится последовательный просмотр участков носителя информации, пока нужный участок не займет некоторое нужное положение напротив головок чтения/записи (например, магнитные ленты - МЛ). Как отмечалось выше, основные характеристики запоминающих устройств - это емкость и быстродействие. Идеальное запоминающее устройство должно обладать бесконечно большой емкостью и иметь бесконечно малое время обращения. На практике эти параметры находятся в противоречии друг другу: в рамках одного типа ЗУ улучшение одного из них ведет к ухудшению значения другого. К тому же следует иметь в виду и экономическую целесообразность построения запоминающего устройства с теми или иными характеристиками при данном уровне развития технологии. Поэтому в настоящее время запоминающие устройства компьютера, как это и предполагал Нейман, строятся по иерархическому принципу (рис. 5.2). Рис. 5.2. Иерархическая организация памяти в современных ЭВМ Иерархическая структура памяти позволяет экономически эффективно сочетать хранение больших объемов информации с быстрым доступом к информации в процессе ее обработки. На нижнем уровне иерархии находится регистровая память - набор регистров, входящих непосредственно в состав микропроцессора (центрального процессора - CPU ). Регистры CPU программно доступны и хранят информацию, наиболее часто используемую при выполнении программы: промежуточные результаты, составные части адресов, счетчики циклов и т.д. Регистровая память имеет относительно небольшой объем (до нескольких десятков машинных слов). РП работает на частоте процессора, поэтому время доступа к ней минимально. Например, при частоте работы процессора 2 ГГц время обращения к его регистрам составит всего 0,5 нс. Оперативная память - устройство, которое служит для хранения информации (программ, исходных данных, промежуточных и конечных результатов обработки), непосредственно используемой в ходе выполнения программы в процессоре. В настоящее время объем ОП персональных компьютеров составляет несколько сотен мегабайт. Оперативная память работает на частоте системной шины и требует 6-8 циклов синхронизации шины для обращения к ней. Так, при частоте работы системной шины 100 МГц (при этом период равен 10 нс) время обращения к оперативной памяти составит несколько десятков наносекунд. Для заполнения пробела между РП и ОП по объему и времени обращения в настоящее время используется кэш-память, которая организована как более быстродействующая (и, следовательно, более дорогая) статическая оперативная память со специальным механизмом записи и считывания информации и предназначена для хранения информации, наиболее часто используемой при работе программы. Как правило, часть кэш-памяти располагается непосредственно на кристалле микропроцессора (внутренний кэш ), а часть - вне его (внешняя кэш-память ). Кэш-память программно недоступна. Для обращения к ней используются аппаратные средства процессора и компьютера. Внешняя память организуется, как правило, на магнитных и оптических дисках, магнитных лентах. Емкость дисковой памяти достигает десятков гигабайт при времени обращения менее 1 мкс. Магнитные ленты вследствие своего малого быстродействия и большой емкости используются в настоящее время в основном только как устройства резервного копирования данных, обращение к которым происходит редко, а может быть и никогда. Время обращения для них может достигать нескольких десятков секунд. Следует отметить, что электронная вычислительная техника развивается чрезвычайно быстрыми темпами. Так, согласно эмпирическому "закону Мура", производительность компьютера удваивается приблизительно каждые 18 месяцев. Поэтому все приводимые в данном пособии количественные характеристики служат по большей части только для отражения основных соотношений и тенденций в развитии тех или иных компонентов и устройств компьютеров. Построение ЗУ с заданной организацией В современных ЭВМ минимальной адресуемой единицей памяти является, как правило, 1 байт. В связи с этим обмен с памятью организуется блоками, кратными этой величине: байтами, словами, двойными словами, учетверенными словами, в зависимости от выполняемой процессором команды и разрядности внешней шины данных. Такой обмен проходит под управлением специальных сигналов, поступающих по системной шине. Преобразование информации из формата ее представления на шине данных в формат, учитывающий организацию конкретных схем памяти, осуществляется специальными интерфейсными схемами. Большие интегральные схемы (БИС), на которых строятся модули памяти, являются изделиями электронной промышленности и могут иметь различную организацию. Разработчики средств вычислительной техники должны учитывать имеющуюся у них номенклатуру БИС памяти, чтобы построить запоминающее устройство необходимой емкости и организации. Для этой цели может проводиться объединение нескольких БИС либо с целью увеличения количества слов в модуле памяти, либо для наращивания разрядности каждого слова, либо с той и другой целью одновременно. Рассмотрим варианты построения блока памяти необходимой организации при наличии заданных БИС памяти.
  1. Построить ОЗУ с организацией 8К*8 разрядов на БИС с организацией 1К*8 разрядов (рис.5.3).
Рис. 5.3. Условно-графические обозначения запоминающих устройств с различной организацией:а - 1К*8 разрядов; б - 8К*8 разрядов В данном случае требуется построить модуль памяти, имеющий большее число слов, чем в составляющих его БИС. Модуль памяти будет состоять из восьми БИС. Для обращения к модулю памяти используется 13-разрядный адрес ( А12 А0 ), поступающий по шине адреса (ША). Три старших разряда ( А12-А10 ) определяют ту схему, которая в данный момент включается в работу, а каждая ячейка внутри любой БИС определяется 10-ю младшими разрядами адреса ( А9-А0 ) (рис. 5.4). Рис. 5.4. Организация модуля памяти При единичном значении сигнала на входе выбора кристалла БИС ( CS=1 ) выходные разряды данных находятся в третьем состоянии, то есть как бы отключены от шины ( DO=Z ).Таким образом, при любом значении кода на шине адреса всегда в работе находится одна и только одна из восьми БИС (рис. 5.5). Рис. 5.5. Запоминающее устройство объемом 8К*8 разрядов на БИС с организацией 1К*8 разрядов В реальных микросхемах шины данных записи и чтения ( DI и DO ) обычно представляют собой общую двунаправленную шину. Сигналы на шине управления означают: MW - сигнал записи в память, MR - сигнал чтения из памяти.
  1. Построить ОЗУ с организацией 1К*8 разрядов на БИС с организацией 1К*1 разряд (рис.5.6).
Рис. 5.6. Условно-графическое обозначение БИС с организацией 1К*1 разряд В данном случае требуется увеличить разрядность слова памяти. Так как все разряды одного слова должны записываться и считываться одновременно, то все БИС должны работать параллельно. Модуль памяти будет состоять из восьми БИС (рис. 5.7). Если разрабатываемый блок является частью модуля памяти, имеющего объем больше, чем 1К слов (например, 8К), то необходим специальный дешифратор, который будет дешифрировать старшие разряды адреса аналогично тому, как показано на рис. 5.5 и включать в работу данный блок. Рис. 5.7. Запоминающее устройство объемом 1К*8 разрядов на БИС с организацией 1К*1 разряд

 


 

6. Лекция: История ЭВМ:
Идея использования программного управления для построения устройства, автоматически выполняющего арифметические вычисления, была впервые высказана английским математиком Ч.Бэббиджем еще в 1833г. Однако его попытки построить механическое вычислительное устройство с программным управлением не увенчались успехом. Первой работающей универсальной автоматически управляемой ВМ считается расчетно-механическая машина "Марк - 1" ( США, 1944г. ). Простои машины составляли большую часть времени. Столь же низкая производительность оказалась и у машины "Марк - 2", построенной на реле улучшенной конструкции. Проект первой ЭВМ ЭНИАК был разработан Дж.Моучли (США, 1942г.); в 1946г машина вступила в строй. В этой машине 18.000 электрических ламп, 1500 электромеханических реле. Применение ламп повысило скорость выполнения операций в 1000 раз по сравнению с устройством "Марк - 1". За точку отсчета эры ЭВМ принимают сеансы опытной эксплуатации машины ЭНИАК, которые начались в Пенсильванском университете в 1946г. Приведем еще некоторые технические характеристики этой ЭВМ : общий вес – 30т, производительность - 5000 операций в секунду. Спустя 40 лет после пуска первой ЭВМ ежегодное производство компонентов ВТ оценивалось к 1985г. в 1014 активных логических элементов ( active elements groups ), что эквивалентно 1 ЭНИАК на каждого жителя земли. Для сравнения: за 500 лет развития книгопечатания к 1962г. общий тираж всех изданий достиг уровня 2 книги на каждого жителя Земли. Электронные лампы стали элементной базой ВМ первого поколения. Основная схема – симметричный триггер был создан в 1918г. советским ученым Бонч-Бруевичем М.А. В 1919г. аналогичная схема была разработана также американскими учеными Икклзом и Джорданом. Первые проекты отечественных ЭВМ были предложены С.А. Лебедевым, Б.И. Рамеевым в 1948г. В 1949-51гг. по проекту С.А. Лебедева была построена МЭСМ ( малая электронно-счетная машина ). К ЭВМ 1-го поколения относится и БЭСМ-1 (большая электронно-счетная машина ), разработка которой под руководством С.А. Лебедева была закончена в 1952г., она содержала 5 тыс. ламп, работала без сбоев в течение 10 часов. Быстродействие достигало 10 тыс. операций в секунду. Почти одновременно проектировалась ЭВМ "Стрела" под руководством Ю.Я. Базилевского, в 1953г. она была запущена в производство. Позже появилась ЭВМ "Урал - 1", положившая начало большой серии машин "Урал", разработанных и внедренных в производство под руководством Б.И. Рамеева. В 1958г. запущена в серийное производство ЭВМ первого поколения М – 20 ( быстродействие до 20 тыс. операций/с ). С появлением транзисторов в середине 50-х годов на смену первого поколения ЭВМ пришли ЭВМ 2-го поколения, построенные на полупроводниковых приборах. В нашей стране были созданы полупроводниковые ЭВМ разных назначений: малые ЭВМ серий "Наири" и "Мир", средние ЭВМ со скоростью работы 5-30 тыс. операций/с – "Минск - 22" и "Минск – 32, "Раздан – 2", "Раздан – 3", БЭСМ – 4, М – 220 и лучшая из машин второго поколения – БЭСМ – 6 со скоростью работы до 1 млн. опер/с. В начале 60-х годов возникло новое направление в электронике – интегральная электроника. Использование интегральных схем для построения ЭВМ стало революцией в ВТ и способствовало появлению машин 3-го поколения. С 1972г. начался выпуск моделей первой очереди ЕС ЭВМ (совместно с социалистическими странами ). Ряд – 1 : ЕС – 1010, 1020, 1022, 1030, 1033, 1040, 1050, 1052. Вторая очередь ( Ряд - 2 ) : ЕС – 1015, 1025, 1035, 1045, 1055, 1060, 1065 имела более современную схемотехническую, конструкторско-технологическую базу, за счет чего у них увеличилась производительность, и расширились функциональные возможности. Одна из характерных особенностей ЭВМ 4-го поколения - переход от интегральных функциональных схем к интегральным подсистемам ЭВМ. Подсчитано, что внедрение БИС увеличивает надежность не менее чем в 10 раз. Из отечественных ЭВМ к машинам 4-го поколения, прежде всего, относятся машины семейства "Эльбрус". Таблица 1.1 показывает связь между основными параметрами схемотехники и поколениями ЭВМ. Быстродействие характеризуется задержкой распространения сигнала, вносимой одним элементарным элементом (конъюнктором, дизъюнктором и т. д.). Важный показатель – плотность упаковки, количество единиц элементов, приходящихся на 1см3.
  Поколения
Признак, параметр ЭВМ 1-ое 1946-1955 2-ое 1955-1965 3-е 4-ое после 80г.  
1965-1970 после 70г.  
Основные элементы Реле, электронные лампы Полупроводниковые приборы ИС БИС СБИС  
Быстродействие (задержка/ элемент или схема) 1мс 1мкс 10нс 1нс < 1нс  
Плотность упаковки, эл-тов/см3 0,1 2-3 10-20 > 10000  

Спустя 30 лет индустрия ЭВМ проходит, как видно из рис. 1.1 стомиллиардный по общему финансовому весу, рубеж и все еще сохраняет наиболее высокие темпы роста объема продаж среди всех отраслей обрабатывающей промышленности США.


Рис. 1.1. Динамика суммарного объема продаж моделей ВТ в США (заштрихованная область – периферийное оборудование)

Рост мирового парка ЭВМ и динамика его структуры показаны на рисунках. Каждый новый класс ЭВМ сначала проходит этап экспоненциального роста, после чего общая численность парка ЭВМ данного типа стабилизируется в границах, которые определяются типовой областью его приложений. Для больших ЭВМ эти границы очерчивались общим числом существующих достаточно крупных организаций, способных их приобретать. Круг применений мини-ЭВМ уже включал средние, а также некоторые мелкие предприятия, отдельные подразделения и т. д. Для персональных ЭВМ эти границы определяются лишь общей численностью занятых в народном хозяйстве промышленно развитых стран. Наложение во времени процессов бурного роста и последующей стабилизации парка ЭВМ различных типов приводит к наблюдаемому уже более 30 лет экспоненциальному росту мирового парка ЭВМ.


Рис. 1.2. Структурные сдвиги в американской индустрии ЭВМ: относительное распределение годового объема продаж больших, малых и персональных ЭВМ (оценка Громова Г.Р.)

1 – Большие ЭВМ

2 – Мини-ЭВМ

3 – Персональные ЭВМ

4 – Суммарный парк универсальных ЭВМ

5 – Новый тип ЭВМ

Исключением остается относительно небольшой (по числу устанавливаемых машин) класс супер-ЭВМ ("Крэй – 1", "Стар – 100", "Кибер – 205" и др.). Попадание в этот класс определяется именно заметным отрывом от ЭВМ других типов по производительности.

Три этапа информационной технологии: эволюция критериев.

В 1953г. создатель теории информации американский математик Клод Шеннон писал: "Наши ВМ выглядят как ученые-схоласты. При вычислении длинной цепи арифметических операций ЦВМ значительно обгоняют человека. Когда же пытаются приспособить ЦВМ для выполнения неарифметических операций, они оказываются неуклюжими и неприспособленными для такой работы."

1 Этап: машинные ресурсы. Отмеченные Шенноном функциональные ограничения, а также устрашающая стоимость первых ЭВМ полностью определяли основную задачу информационной технологии 50-х – начала 60-х гг. - повышение эффективности обработки данных по уже формализованным или легко формализуемым алгоритмам.

Основной целью тогда было – уменьшить общее число машинных тактов, которых требовала для своего решения та или иная программа, а также объем занимаемой ею ОЗУ. Основные затраты на обработку данных находились тогда почти в прямой зависимости от затраченного на них машинного времени.

2 Этап: программирование. В середине 60-х годов начался 2-й этап развития информационной технологии, который продолжался до начала 80-х годов. От технологии эффективного исполнения программ к технологии эффективного программирования – так можно было определить общее направление смены критериев эффективности в течение этого этапа. Наиболее известным результатом этого первого радикального пересмотра критериев технологии программирования стала созданная в начале 70-х годов ОС UNIX. Операционную систему UNIX, нацеленную, прежде всего, на повышение эффективности труда программистов, разработали сотрудники "Белл Лэбс" К. Томпсон и Д. Ритчи, которых совершенно не удовлетворяли имеющиеся примитивные средства проектирования программ, ориентированные на пакетный режим. На рубеже 80-х годов UNIX рассматривалась как классический образец ОС – она начала триумфальное шествие на мини-ЭВМ серии PDP – 11 в середине 70-х годов.

3 Этап: формализация знаний. Персональный компьютер, как правило, имеет развитые средства самообучения пользователя-новичка работе за пультом, гибкие средства защиты от его ошибок и, самое главное, все аппаратно-программные средства такой ЭВМ подчинены одной "сверхзадаче" - обеспечить "дружественную реакцию" машины на любые, в том числе неадекватные, действия пользователя. Основная задача персональных вычислений - формализация профессиональных знаний – выполняемая, как правило, самостоятельно непрограммирующим пользователем или при минимальной технической поддержке программиста.

Принципы работы ЭВМ

Любая форма человеческой деятельности, любой процесс функционирования технического объекта связаны с передачей и преобразованием информации. Информацией называются сведения о тех или иных явлениях природы, событиях в общественной жизни и процессах в технических устройствах. Информация, воплощенная и зафиксированная в материальной форме, называется сообщением. Сообщения могут быть непрерывными и дискретными (цифровыми). Непрерывное (аналоговое) сообщение представляется физической величиной (электрическим напряжением, током и т. д.), изменения которой во времени отображают протекание рассматриваемого процесса.

Для дискретного сообщения характерно наличие фиксированного набора элементов, из которых в определенные моменты времени формируются различные последовательности. ЭВМ или компьютеры являются преобразователями информации. В них исходные данные задачи преобразуются в результат ее решения. В соответствии с используемой формой представления информации машины делятся на 2 класса: непрерывного действия – аналоговые и дискретного действия – цифровые. Мы изучаем ЭВМ (цифровые).


Рис. 1.3. Классическая структурная схема ЭВМ

Арифметико-логическое устройство (АЛУ) – преобразует машинные слова

Память – основная или оперативная (внутренняя) память (ОП); внешняя память (ВП)

Ячейки памяти нумеруются, номер ячейки называется адресом.

В запоминающих устройствах (ЗУ), реализующих в ЭВМ функцию памяти, выполняются операции считывания хранимой информации для передачи в другие устройства и записи информации, поступающей из других устройств.

Алгоритмом решения задачи численным методом называют последовательность арифметических и логических операций, которые надо произвести над исходными данными и промежуточными результатами для получения решения задачи. Алгоритм можно задать указанием, какие следует произвести операции, в каком порядке и над какими словами. Описание алгоритма в форме, воспринимаемой ЭВМ, называется программой.

Программа состоит из отдельных команд. Каждая команда предписывает определенное действие и указывает, над какими словами (операндами) это действие производится. Программа представляет собой совокупность команд, записанных в определенной последовательности, обеспечивающей решение задачи на ЭВМ.

Пусть, например, нужно вычислить

F = (a – x)/(ax + c),

при заданных численных значениях а, с, х. Программу вычисления F можно представить следующей последовательностью команд:

  1. а – х ;
  2. а*х ;
  3. ах + с ;
  4. (а – х)/(ax + c).

Для того чтобы устройство управления могло воспринимать команды, они должны быть закодированы в цифровой форме.

Автоматическое управление процессом решения задачи достигается на основе принципа программного управления, который составляет главную особенность ЭВМ.

Другим важнейшим принципом является принцип хранимой в памяти программы, согласно которому программа, закодированная в цифровом виде, хранится в памяти наравне с числами. В команде указываются не сами участвующие в операциях числа, а адреса ячеек ОП, в которых они находятся и адрес ячейки, куда помещается результат операции.

Использование двоичных схем, принципов программного управления и хранимой в памяти программы позволило достигнуть высокого быстродействия и сократить во много раз число команд в программах решения задач, содержащих вычисляемые циклы, по сравнению с числом операций, которые производит машина при выполнении этих программ.

Команды выполняются в порядке, соответствующем их расположению в последовательных ячейках памяти, кроме команд безусловного и условного перехода, изменяющих этот порядок соответственно безусловно или только при выполнении некоторого условия, обычно задаваемого в виде равенства нулю, положительного или отрицательного результата предыдущей команды или отношения типа <, =, > для указываемых командой чисел. Благодаря наличию команд условного перехода ЭВМ может автоматически изменять ход выполняемого процесса, решать сложные логические задачи.

При помощи устройства ввода программа и исходные данные считываются и переносятся в ОП.

 


 

7 Лекция: Модемы и факс-модемы

Еще одно оконечное устройство, которое включается в телефонную сеть, — это модем (модулятор/демодулятор). Модем преобразует компьютерные данные в аналоговый или цифровой сигнал (модуляция), который может п




©2015 studopedya.ru Все права принадлежат авторам размещенных материалов.