Комбинационные схемы – компаратор, сумматор

Обработка входной информации Х в выходную У (см. рис. 2.1) в любых схемах ЭВМ обеспечивается преобразователями или цифровыми автоматами двух видов: комбинационными схемами и схемами с памятью.

Комбинационные схемы - это схемы, у которых выходные сигналы Y = (у₁, у₂, ..., у_m) в любой момент дискретного времени однозначно определяются совокупностью входных сигналов Х = (х₁, х₂,..., х_n), поступающих в тот же момент времени t. Реализуемый в КС способ обработки информации называется комбинационным потому, что результат обработки зависит только от комбинации входных сигналов и формируется сразу при поступлении входных сигналов. Поэтому одним из достоинств комбинационных схем является их высокое быстродействие. Преобразование информации однозначно описывается логическими функциями вида Y=f(Х).Логические функции и соответствующие им комбинационные схемы подразделяют на регулярные и нерегулярные структуры. Регулярные структуры предполагают построение схемы таким образом, что каждый из ее выходов строится по аналогии с предыдущими. В нерегулярных структурах такая аналогия отсутствует. Примером построения нерегулярной структуры может служить разработка схемы в примере 2.16.В практике проектирования ЭВМ накоплен огромный опыт по синтезу различных схем. Многие регулярные структуры положены в основу построения отдельных ИС малой и средней степени интеграции или отдельных функциональных частей БИС и СБИС. Из регулярных комбинационных схем наиболее распространены дешифраторы, шифраторы, схемы сравнения, комбинационные сумматоры, коммутаторы и др. электронные сигареты ОрелРассмотрим принципы построения подобных регулярных структур. Дешифраторы (ДШ) - это комбинационные схемы с п входами и m =2n выходами. Единичный сигнал, формирующийся на одном из т выходов, однозначно соответствует комбинации входных сигналов. Например, разработка структуры ДШ для п=3 согласно методике, изложенной в п.2.4, позволяет получить таблицу истинности (табл. 3.1) и логические зависимости.

Таблица 3.1

Таблица истинности дешифратора

Дешифраторы широко используются в ЭВМ для выбора информации па определенному адресу, для расшифровки кода операции и др. Логические зависимости дешифратора:

На рис.3.2 представлены структурная схема ДШ, построенная в базисе (И, НЕ), и условное ее обозначение на принципиальных электрических схемах ЭВМ. Кружочки у линий, выходящих из логических элементов, указывают на инверсию функций, реализуемых элементами. '

Рис.3.2.Структурная схема дешифратора (а) и обозначение дешифратора на принципиальных электрических схемах (б)

[an error occurred while processing this directive]

Шифратор (ШР) решает задачу, обратную схемам ДТП, т. е. по номеру входного сигнала формирует однозначную комбинацию выходных сигналов. Пример построения ШР иллюстрируется таблицей истинности (табл. 3.2) и схемами на рис. 3.3.

Таблица 3.2

Таблица истинности шифратора

Логические зависимости:

Рис. 3.3. Структурная схема шифратора (а) и обозначение дешифратора на принципиальных электрических схемах (б)

Обратим внимание, что табл. 3.2 и 3.1 во многом похожи, входы и выходы в них поменялись местами. Состояния входов табл. 3.2 содержат только по одному единичному элементу. Другие произвольные комбинации входов недопустимы.

Схемы сравнения или компаратор обычно строятся как поразрядные. Они широко используются и автономно, и в составе более сложных схем, например при построении сумматоров.

Таблица истинности (табл.3.3) отражает логику работы 1-го разряда схемы сравнения при сравнении двух векторов А и В. На рис 3.4 показана структурная схема компаратора.

Таблица 3.3

Таблица истинности компаратора

Логическая зависимость:

На рис. 3.4, помимо выхода Y₂, фиксирующего равенство значений разрядов, показаны выходы Y₁ и Y₃ , соответствующие сигналам "больше" и "меньше".

Рис.3.4. Структурная схема компаратора (а) и обозначение компаратора на принципиальных электрических схемах (б)

Комбинационный сумматор. Принципы построения и работы сумматора вытекают из правил сложения двоичных цифр (п.2.3). Схема сумматора также является регулярной и широко используется в ЭВМ. При сложении одноразрядных двоичных цифр можно выявить закономерности в построении и многоразрядных сумматоров.

Сначала рассмотрим сумматор, обеспечивающий сложение двух двоичных цифр а₁ и b₁, считая, что переносы из предыдущего разряда не поступают. Этой логике отвечает сложение младших разрядов двоичных чисел. Процесс сложения описывается таблицей истинности (табл. 3.4) и логическими зависимостями (3.2), где S_i - функция одноразрядной суммы и р_i - функция формирования переноса. Перенос формируется в том случае, когда а₁ =1 и b₁=1.

Таблица 3.4

Таблица истинности комбинационного полусумматора

Логические зависимости:

(3.2)

Зависимости (3.2) соответствуют логике работы самого младшего разряда любого сумматора. Структурная схема одноразрядного сумматора (полусумматора) представлена на рис 3.5.

Рис. 3.5. Структурная схема полусумматора (а) и обозначение полусумматора на принципиально электрических схемах (б)

Логические зависимости полусумматора S_i и компаратора (3.1) очень похожи, так как они инверсно по отношению друг к другу.

Уравнения, положенные в основу одноразрядного сумматора, используются и при построении многоразрядных сумматоров. Логика работы каждого разряда сумматора описывается табл. 2.2, которую можно считать его таблицей истинности.

Таблица истинности сумматора, учитывающего сигналы переноса, отличается от таблицы полусумматора (табл. 3.4) дополнительным входом р -переносом из предыдущих разрядов.

Исходные логические зависимости, формируемые по табл. 2.2, имеют следующие совершенные ДНФ:

Преобразование

этих выражений приводит к следующим зависимостям:

(3.3)

В приведенных выражениях индексы у переменных в правых частях уравнений опущены.

Из анализа логических зависимостей видно, что структурная схема i-го разряда сумматора требует включения в свой состав трех схем сравнения для формирования разрядной суммы и шести схем совпадения (рис. 3.6).

Структурная схема многоразрядного комбинационного сумматора на электрических схемах изображается в виде рис. 3.7.

Рис. 3.6. Структурная схема одного разряда комбинационного сумматора:

а- структурная схема одного разряда; б - условное изображение

Рис.3.7. Структурная схема многоразрядного комбинационного сумматора

DMI (Direct Media Interface) – последовательная шина разработанная Intel для подсоединения южного моста материнской платы (ICH) к северному мосту. Магистраль DMI в некоторых современных процессорах используется для подсоединения чипсета к процессору (для Core i3, Core i5 и некоторых серий Core i7).

Поиск по сайту: